TSMC szykuje się do największego skoku technologicznego od lat
Tajwański gigant TSMC, podczas Technology Symposium, zdradził nieco szczegółów na temat technologii 3- i 2-nanometrowych. Układy w technologii 3 nanometrów mają zjeżdżać z fabrycznych taśm w drugiej połowie przyszłego. roku. N3 będzie wykonany w technologii FinFET, a układy te mają być o 10-15 procent bardziej wydajne niż N5 przy tym samym poborze mocy.
Zaś przy tej samej prędkości pracy N3 będą pobierały o 25–30 procent mniej energii niż N5. N3 pozwoli na zwiększenie gęstości upakowania układów logicznych o 70%, gęstość SRAM o 20%, a podzespołów analogowych o 10%. Wydaje się też, że klienci są bardzo zainteresowani układami N3. TSMC informuje, że już w tej chwili ma 2-krotnie więcej zamówień na N3 niż w analogicznym momencie było ich na N5.
Jednak prawdziwym skokiem technologicznym dla TSMC będzie proces technologiczny N2. Układy 2-nanometrowe nie będą korzystały z technologii FinFET. Firma wykorzysta technologię nanopowłok. To najważniejsza zmiana od lat. TSMC informuje, że tranzystory z nanopowłok charakteryzują się aż 15-procentowym spadkiem zmienności napięcia progowego (Vt) w porównaniu z „bardzo dobrymi” tranzystorami FinFET. W przemyśle półprzewodnikowym Vt odnosi się do minimalnego napięcia wymaganego, by obwód działał i nawet najmniejsza zmienność w tym zakresie może prowadzić do problemów projektowych oraz spadku wydajności układu, wyjaśniają przedstawiciele TSMC.
Firma potwierdziła jednocześnie swoje plany odnośnie budowy fabryki produkującej układy w technologii N2. Fabryka taka powstanie w Hsinchu na Tajwanie, a firma właśnie negocjuje zakup ziemi pod jej budowę.
Komentarze (3)
peceed, 2 czerwca 2021, 22:52
Te 3 i 2 nm już od dawna przestały znaczyć coś innego niż hasło marketingowe, ciężko na tej podstawie ocenić "ile czasu nam zostało do końca".
pogo, 3 czerwca 2021, 22:35
Tu chodzi o odpowiednik gęstości tranzystorów względem technologii sprzed iluś-tam lat...
Swoją drogą intelowskie 14nm to zagęszczenie tranzystorów porównywalne z TSMC 10nm... tak aby ktoś miał punkt odniesienia...
Gdzieś czytałem, że IBM dał radę zrobić już pierwsze 2nm, a TSCM 1nm, ale nie pamiętam by podano tam jakieś konkretne liczby zagęszczenia, więc dla mnie to jakieś przypadkowe cyferki.
peceed, 4 czerwca 2021, 20:12
To nie działa tak łatwo: poszczególne elementy układów scalonych skalują się w różny sposób i nie wystarcza pomniejszenie (obecnie to skomplikowana matematycznie operacja) masek, tylko trzeba przeprojektować układ według nowych reguł. Intel przez długi czas odnosił "sukces za sukcesem" w miniaturyzacji, aż w końcu okazało się, że oszukiwał: deklarowany wzrost gęstości można było osiągnąć wyłącznie w komórkach pamięci sram, natomiast logika miała tak restrykcyjne reguły projektowania że gęstość była dwukrotnie mniejsza niż analogiczny wymiar TSMC (miało to mały sens, ale chyba naliczano bonusy w ten sposób że wszystkim zainteresowanym opłacało się takie podejście). Aż w końcu się zaciął na 5 lat.
Dlatego wolałbym aby podawano więcej wartości: odległość pomiędzy poszczególnymi ścieżkami, pole zajęte przez jakiś standaryzowaną funkcję logiczną (na przykład układ dodający), itd.